時(shí)鐘信號衰減會(huì )增加抖動(dòng)，因此對驅動(dòng)器輸出的端接很重要。為了避免抖動(dòng)和時(shí)鐘質(zhì)量降低的不利影響，需要使用恰當的信號端接方法。這里和大家分享4種端接方法。
● Z0是傳輸線(xiàn)的阻抗；
● ZOUT是驅動(dòng)器的輸出阻抗，
● ZIN是接收器的輸入阻抗。
PS：這里僅顯示CMOS和PECL/LVPECL電路。
串行端接
實(shí)際上，因為阻抗會(huì )隨頻率動(dòng)態(tài)變化，難以達到阻抗匹配，所以緩沖器輸出端可以省去電阻（R）。
優(yōu)勢：
● 低功耗解決方案（沒(méi)有對地的吸電流）
● 很容易計算R的值R（Z0–ZOUT）
弱點(diǎn)：
● 上升/下降時(shí)間受RC電路的影響，增加抖動(dòng)
● 只對低頻信號有效
備注：
● CMOS驅動(dòng)器
● 不適合高頻時(shí)鐘CMOS drivers信號
● 適合低頻時(shí)鐘信號和非常短的走線(xiàn)
下拉電阻
CMOS
優(yōu)勢：非常簡(jiǎn)單（R=Z0）
弱點(diǎn)：高功耗
備注：不推薦
LVPECL
優(yōu)勢：
● 簡(jiǎn)單的3電阻解決方案。
● 就節能而言稍好一點(diǎn)，相對于4電阻端接來(lái)說(shuō)節省一個(gè)電阻。
備注：推薦。端接電阻盡可能靠近PECL接收器放置。
交流端接
CMOS
優(yōu)勢：沒(méi)有直流功耗。
備注：為避免較高功耗，C應該很小，但也不能太小而導致吸電流。
LVPECL
優(yōu)勢：交流耦合允許調整偏置電壓。避免電路兩端之間的能量流動(dòng)。
弱點(diǎn)：交流耦合只推薦用于平衡信號（50%占空比的時(shí)鐘信號）。
備注：交流耦合電容的ESR值和容值應該很低。
電阻橋
CMOS
優(yōu)勢：功耗實(shí)現合理的權衡取舍。
弱點(diǎn)：?jiǎn)味藭r(shí)鐘用兩個(gè)器件。
LVPECL
