熟悉一下數字電路一些問(wèn)題，從細節入手，溫故而知新。
什么是同步邏輯和異步邏輯，同步電路和異步電路的區別是什么?
同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。
電路設計可分類(lèi)為同步電路和異步電路設計。同步電路利用時(shí)鐘脈沖使其子系統同步運作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統是使用特殊的“開(kāi)始”和“完成”信號使之同步。由于異步電路具有下列優(yōu)點(diǎn)--無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非zui差效能、模塊性、可組合和可復用性--因此近年來(lái)對異步電路研究增加快速，論文發(fā)表數以倍增，而Intel Pentium 4處理器設計，也開(kāi)始采用異步電路設計。v異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫(xiě)控制信號脈沖，其邏輯輸出與任何時(shí)鐘信號都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘CLK，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。
什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求？
線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(漏極或者集電極開(kāi)路)，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)，同時(shí)在輸出端口應加一個(gè)上拉電阻。(線(xiàn)或則是下拉電阻)
什么是Setup 和Holdup時(shí)間,setup和holdup時(shí)間區別？
Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time不夠，數據同樣不能被打入觸發(fā)器。
建立時(shí)間(Setup Time)和保持時(shí)間(Hold time)。建立時(shí)間是指在時(shí)鐘邊沿前，數據信號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現stability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。
什么是競爭與冒險現象？怎樣判斷？如何消除？
在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。
解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. TTL的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驅動(dòng)ttl;加上拉后,ttl可驅動(dòng)cmos.
如何解決亞穩態(tài)？
亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。
解決方法：
1、降低系統時(shí)鐘
2、用反應更快的FF
3、引入同步機制，防止亞穩態(tài)傳播
4、改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號,關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。
IC設計中同步復位與異步復位的區別
同步復位在時(shí)鐘沿采復位信號，完成復位動(dòng)作。異步復位不管時(shí)鐘，只要復位信號滿(mǎn)足條件，就完成復位動(dòng)作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現亞穩態(tài)。
MOORE 與 MEELEY狀態(tài)機的特征
Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì )有狀態(tài)變化. Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān), 而且與當前輸入值有關(guān)。
多時(shí)域設計中,如何處理信號跨時(shí)域
不同的時(shí)鐘域之間信號通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中** 級觸發(fā)器的亞穩態(tài)信號對下級邏輯造成影響，其中對于單個(gè)控制信號可以用兩級同步器，如電平、邊沿檢測和脈沖，對多位信號可以用FIFO,雙口RAM，握手信號等。
跨時(shí)域的信號要經(jīng)過(guò)同步器同步，防止亞穩態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號，要送到時(shí)鐘域2，那么在這個(gè)信號送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩態(tài)，因為它們之間沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩態(tài)傳播，但不能保證采進(jìn)來(lái)的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時(shí)，一般該地址應采用格雷碼，因為格雷碼每次只變一位，相當于每次只有一個(gè)同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。如果兩個(gè)時(shí)鐘域之間傳送大量的數據，可以用異步FIFO來(lái)解決問(wèn)題。
給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍
Delay < period - setup – hold
時(shí)鐘周期為T(mén),觸發(fā)器D1的寄存器到輸出時(shí)間zui大為T(mén)1max，zui小為T(mén)1min。組合邏輯電路zui大延遲為T(mén)2max,zui小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件？
T3setup>T+T2max,T3hold>T1min+T2min
給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決定zui大時(shí)鐘的因素，同時(shí)給出表達式
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)
靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計算信號在這些路徑上的傳播延時(shí)，檢查信號的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對zui大路徑延時(shí)和zui小路徑延時(shí)的分析，找出違背時(shí)序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內存較少，不僅可以對芯片設計進(jìn)行**的時(shí)序功能檢查，而且還可利用時(shí)序分析的結果來(lái)優(yōu)化設計，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數字集成電路設計的驗證中。
動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門(mén)級網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題;
一個(gè)四級的Mux,其中第 二級信號為關(guān)鍵信號 如何改善timing
關(guān)鍵：將第 二級信號放到zui后輸出一 級輸出，同時(shí)注意修改片選信號，保證其優(yōu)先級未被修改。
為什么一個(gè)標準的倒相器中P管的寬長(cháng)比要比N管的寬長(cháng)比大？
和載流子有關(guān)，P管是空穴導電，N管電子導電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(cháng)比，使之對稱(chēng)，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等
latch與register的區別,為什么現在多用register.行為級描述中latch如何產(chǎn)生的？
latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會(huì )導致時(shí)序分析困難，不適當的應用latch則會(huì )大量浪費芯片資源。
BLOCKING NONBLOCKING 賦值的區別
非阻塞賦值：塊內的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中。